HTOL 電壓加速計算 客戶端應用電壓定義問題

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各位老師、大德好，

小弟在 Design house 負責 HTOL 之驗證，有些疑問想在此請教各位大師，

先剪貼一段 JESD 之規範：

JESD JP001 FOUNDRY PROCESS QUALIFICATION GUIDELINES (Wafer Fabrication Manufacturing Sites)

Page 28

12.1.1 Operating life test requirements  

Circuit bias configuration

VCC_STRESS = λ VCC_OPERATING, where VCC_STRESS must not exceed the device functional limits

The minimum λ allowed is 1, but may range up to that tolerated for a stress period without artificially damaging the devices under test.

NOTE 1 Unless otherwise specified, the operating voltage is the maximum operating voltage specified for the device.

NOTE 2 The voltage acceleration model should be obtained from specific failure data for the product under test.

NOTE 3 The nomenclature VCC, or alternatively VDD, refers to the voltage(s) applied to the power supply pins.

\\(中略)

Method to be used

...

b) Voltage Acceleration, AF(V)

- Correct voltage acceleration factor is to be derived for the product being stressed. If the voltage acceleration is defect driven, the following model may be used:

AFV= exp(α (VCC_STRESS –VCC_OPERATING)

...

以字面上來看，其規範了兩件事，

一是 Stress 電壓必須 ≧ Vddmax，亦即產品給客戶的 spec 寫到哪裡我們就必須至少 Burn 到那裏；

二是電壓加速倍率的計算，是要高過 Vddmax 才算是加速，亦即如客戶正常應用 1.2V，Spec 定義 Vddmax 1.32V，

Stress 1.44V，其 (Vcc_stress-Vcc_operating)之 ΔV 只有 1.44-1.32=0.12V，不是 1.44V-1.2=0.24V

HTOL 計算電壓加速時，有關客戶端應用電壓的計算基礎，JESD 部分似乎只有看到在規範 Foundry 的 JP001 有詳細定義，但針對產品端的JESD47 (Stress-Test-Driven Qualification of Integrated Circuits) 就沒有特別定義和說明，

所以我們是 follow JP001 的規範。

但最近小弟一再被質疑，FAB 針對 device 的可靠度計算可以套用在產品端嗎？

Spec 寫到哪裡就要 Burn in 到哪裡這沒有問題，但計算上為何不是以客戶端應用中心值為準？

甚至被搬出JESD74A (Early Life Failure Rate Calculation Procedurefor Semiconductor Components)

附錄上的幾個計算範例，看來其 Use voltage 就是中心值電壓，不是 Vddmax。

這讓小弟有點語塞！

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不同規範的邏輯可能會不一樣，要弄清楚得先看清楚你提到的規範！
有些規範談的是QUALIFICATION，有些談BURN-IN，有些談壽命評估，有些談加速壽命試驗，各有不同邏輯。
建議你先了解這些事情的真正意思，然後再看看你要做的是甚麼事，這樣才能對的起來，否則就可能各說各話，雞同鴨講了！
這個問題這麼久沒人回應，我想就是因為你問題裏提到了幾個不同概念的東西，而這幾份規範又不事大家看過的，所以不好回應。

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同意許博的說法：

JEDEC/FAS JP-001 講得很清楚，這份文件只談 Foundry Qualification 時所需要的試驗與資料方法，不談允收或拒收數值，也不建議試驗、試驗架構、或試驗演算法。這些沒有討論到的內容，若想要了解，建議讀者要參考 JEDEC JESD-47 或其他 JEDEC 的相關文件。

"Model to be used" 說明，基本上影響半導體元件可靠度兩個最主要的因子就是溫度與電壓，要知道不同條件對物品可靠度（或失效率）的加速因子，就需要先處理溫度加速因子 [AF(T)] 和電壓加速因子 [AF(V)]。因此，晶粒或晶圓的可靠度加速因子：

AF(T,V) = AF(T) x AF(V)

要理解半導體的加速因子，需要先從半導體元件的失效機制 (failure mechanisms) 和失效模型 (failure models) 下手，而討論失效機制議題的文件就是： JEDEC JEP-122。

事實上，廣義半導體（含積體電路）零件可靠度議題相關的文件，從早期航太國防產業的 MIL-HDBK-217（預估）、MIL-STD-883（測試），到近代民用電子產業的 IEC、Telcordia、FIDES （預估）、JEDEC、AEC、SAE/ZVEI（測試）；而半導體可靠度鑑定的發展趨勢，已經從 stress-test-qualification、test-to-pass、cookbook instruction 到 failure-mechanism-test-qualification、knowledge-based qualification、model-based tailoring 等。但是，感覺上在台灣的可靠度專業與半導體專業人員都不是生活在同溫層，期盼有興趣的同好能夠進一步互識、溝通、共識、整合、與分享。

JEDEC 文件，就像任何一個提供技術文件（包括標準、規範、報告）的組織，所有的個別文件都是針對特定議題導向，針對其各自訂定的目的與用途，內容說明與論述自然會有深入或淺出的差異，在應用時都建議讀者必須和其他文件配套互相參考引用，沒有一份是單打獨鬥可以吃到飽的。

JEDEC 發行與廣義半導體元件可靠度測試相關的一些文件（非全部）包括：

• JEDEC/FSA JP-001A:2014, Foundry Process Qualification Guidelines
• JEDEC JEP-122H:2016, Failure Mechanisms and Models for Semiconductor Devices
• JEDEC JESD-29A:1996, Failure-Mechanism-Driven Reliability Monitoring of Silicon Devices (已撤銷、被 JEDEC JESD 659:1999 取代）
• JEDEC JESD-34:2003, Failure-Mechansim-Driven Reliability Qualification of Silicon Devices （2004 年撤銷無後續）
• JEDEC JESD-47G:2017, Stress-Test-Driven Qulification of Integrated Circuits
• JEDEC JESD-74A:2007, Early Life Failure Rate Calculation Procedure for Semiconductor Components
• JEDEC JESD-659C:2017, Failure-Mechanism-Driven Reliability Monitoring
  

或許可以將「半導體可靠度模型」規劃為 2018 年 4 月或 5 月份 QKC 讀書會的討論議題 !